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清华参与，HCCStar质子束实测：三模冗余到底有多稳？

继2026年7月聊过DeepSeek边缘芯片的极致能效后，龙哥今天带来一篇更硬核的芯片测试——为HL-LHC升级量身打造的HCCStar ASIC质子束实测。三模冗余保护效果如何？数据丢失率低至10⁻¹⁰，每年每bit仅约10次修正翻转。这不是理论推断，是实打实的辐射数据。

龙哥读论文发布于 2026-08-14 09:11:25 阅读 5 查看原文

#AI芯片 #AI应用

原论文信息如下：

论文标题:
Single event effects in the HCCStar ASICs for ITk strip upgrade

发表日期:
2026年07月发表单位:
清华大学、中国科学院高能物理研究所、CERN、宾夕法尼亚大学等原文链接:
https://arxiv.org/pdf/2607.21116v1.pdf

高能物理探测器的“心脏”——HCCStar芯片

高能物理探测器里最怕的，不是“算不动”，而是“算得好好的，突然被宇宙粒子拍一下，芯片开始装傻”。这篇论文盯上的就是这种事：HCCStar ASIC，也就是 ITk 条形探测器混合板上的控制与读出核心芯片。它不负责“直接看见粒子”，但负责把钟表、控制命令、触发请求、读出数据这些最要命的脉络串起来，属于系统里的“神经中枢”。

图3：HCC 顶层功能框图。系统时钟和控制信号从外部进入芯片，经控制路径处理后分发给多个 ABCStar；来自各个 ABCStar 的数据则进入输入通道，再由 Packet Builder 打包后送回外部读出系统。

这代芯片的任务并不轻。它要接收 160 MHz 时钟和 160 Mbps 控制信号，分发出 40 MHz bunch crossing clock，再把触发、读出请求、寄存器读写、测试脉冲和复位信号送到同一块混合板上的多个 ABCStar。说白了，它既像“班长”，又像“快递分拣中心”，还得保证每一票都别送错。

图1：ITk 条形探测器单个混合板的电子学框图。一个混合板上可以挂多个 ABCStar，而每个混合板由一个 HCCStar 统筹控制与读出。

更麻烦的是，这颗芯片工作的位置不是普通机房，而是 HL-LHC 这种“辐射强度拉满”的环境。ATLAS 未来要换成全硅 Inner Tracker，条形层尤其需要稳定、快速、耐辐射的读出电子学。HCCStar 的设计目标之一，就是在极高累积剂量和粒子轰击下，仍然维持可靠运行。论文关注的焦点，不是纸面参数有多漂亮，而是芯片真被质子束照着打的时候，能不能稳住。

辐射环境下的单粒子效应与保护机制

先把概念掰直。这里的 单粒子效应（Single Event Effects, SEE）不是“芯片寿命到了”，而是某个高能粒子穿过硅材料时，电离出一串电荷，把原本安安静静的逻辑状态扰乱了。它常见的两种表现，一个是寄存器里的比特翻转，叫 Single Event Upset（SEU，单粒子翻转）；另一个是信号线上冒出短暂毛刺，叫 Single Event Transient（SET，单粒子瞬态）。

对这种问题，HCCStar 采用了 Triple Modular Redundancy（TMR，三模冗余，文中按原设计方案实现）来兜底。思路并不玄学：同一份关键状态做三份，正常情况下三份应一致；如果其中一份被粒子撞歪了，就和另外两份投票比对，错的那个被纠正回来。这个方法的本质不是“绝对防御”，而是“允许局部抽风，但别影响主流程”。

图2：ITk 条形探测器在探测器上的电子学总览。触发、时序与控制、供电以及探测器控制系统服务，都在 EoS 卡处进入每个 stave 或 petal。

论文里还有一个关键区分：Corrected Bit Flips（CBFs，已纠正比特翻转）和真正没兜住的事件不是一回事。前者是 TMR 发现并修正的翻转，说明保护机制在干活；后者则是没有 TMR 保护时，寄存器或数据路径真的被打穿了。研究目标，就是量化这两类事在质子束下到底有多频繁。

三模冗余保护效果如何？质子束实测揭秘

这部分最有说服力的地方，不在“设计上看起来合理”，而在“真打了一遍”。论文把两颗 HCC 芯片放到中国散裂中子源 CSNS 的 Associated Proton Experimental Platform 上，用 20–80 MeV 质子束做辐照测试，总通量约 7.06 × 1014 p/cm²，总剂量约 24 MRad。换句话说，这不是温柔试驾，是把芯片直接送去“粒子风暴”里接受现场考试。

实验设计也挺讲究。两颗芯片被同时照射，保持相同束流条件，但分别切换三模冗余开关，既看“保护打开时的表现”，也看“保护关闭时会翻成什么样”。这种做法的好处很明显：同一束流、同一环境里比较，少了很多“是不是样本不一样”的扯皮空间。

表1：70 MeV 质子辐照下的累计单粒子效应截面汇总。表中同时给出了开启和关闭三模冗余时的 CBFs、寄存器实际单粒子效应（ASIR）以及低优先级读出路径事件（ASLP）统计。

结果先看寄存器。开启 TMR 后，芯片仍然能看到大量 CBFs，说明确实有粒子把状态打歪了，只是被及时修回来；而一旦关闭 TMR，寄存器里的实际翻转数量会陡然上去，截面比开启时高了好几个数量级。这个差距不是“略有改善”，而是很直白地告诉大家：三模冗余不是装饰品，是救命绳。

更难得的是，CBF 的截面量级大约在 10−13 cm²/p/bit，和此前 TRIUMF 结果基本一致。这意味着这次 CSNS 的测量不是“偶然跑出了个离谱值”，而是和已有辐射测试经验能对得上，数据可信度更强。

图4：质子束能量从 20 MeV 到 80 MeV 时，寄存器和低优先级路径中实际单粒子效应截面的变化。整体趋势是能量升高后事件数增加，60 MeV 以后上升更明显。

再看低优先级读出路径，也就是文中说的 LP path。这里就更有意思了：开启 TMR 后，不同芯片的表现并不完全一致。芯片 154 在保护打开后没有再观察到 ASLP 事件，但芯片 152 仍然有事件，而且数量和关闭保护时差不多。这个结果很“物理世界”，也很不讨喜——说明保护机制有效，但并不是每颗芯片、每条路径都一样稳，存在芯片间差异。

论文还把 20 到 80 MeV 的能量扫描做出来了。总体上，能量越高，实际 SEE 截面越大，尤其从 60 MeV 起上升更快。这个趋势在直觉上并不难理解：粒子能量越高，越有机会造成更强的能量沉积或核反应贡献，芯片被“碰坏”的概率也更高。论文把这种能量依赖与 LET 相关的 Weibull 响应做了类比，逻辑上是通的。

数据丢失率有多低？仅为10⁻¹⁰

真正让这篇论文“有工程味道”的地方，是它没有只停在“翻转了多少次”，而是进一步估算了HCC 在真实运行中到底会带来多大读出损失。这一步很关键，因为高能物理系统最关心的不是某个数值看着吓不吓人，而是它会不会真的让探测器“少看一票事件”。

论文先给出截面计算思路。寄存器的 SEE 截面要按监测 bit 数归一化；物理数据路径则按读出事务统计。对于没有观测到翻转的情况，采用 Poisson 统计下的 95% 上限估计，也就是常说的“零事件不等于零概率，而是给你一个保守上界”。这套处理是辐射测试里很标准的套路，不花哨，但靠谱。

对 LP 路径的保守估算尤其值得看。论文选用了最差情况下的无 TMR 截面上限 5.46 × 10−12 cm²/p，再按 HL-LHC 运行条件换算全年异常读出数，得到大约 546 次/芯片/年 的上限。听起来不少，但别急着慌，因为它要和全年约 4 × 1012 次 LP 读出事务去比。

这么一除，数据丢失或损坏占比大约只有 10−10 量级。这个数字的意义非常朴素：在 HL-LHC 正常运行里，HCCStar 的 LP 路径即使出现极端保守估计下的单粒子异常，也几乎不会对整体读出造成可感知影响。若考虑实际运行中 TMR 已开启，真实损失只会更低。

这组结果最有意思的地方，是它把“防护机制有效”这件事从工程口号，变成了可以落到年损失率上的硬指标。对一个要在高辐射环境里连续跑很多年的芯片来说，能把风险压到 10⁻¹⁰ 量级，已经属于非常能打的水平。😀

不过这里也要客观一点：论文的结论是“在本次束流测试和保守外推下，风险极低”，并不等于“任何未来工况都万无一失”。真实运行里还会碰到温度、器件批次、系统级时序、长时间老化等变量。也就是说，这个结果很强，但还不能被误读成“辐射问题从此解决了”。

总结与展望

这篇工作最实在的价值，不是给 HCCStar 贴了一个“抗辐射”标签，而是用质子束把标签背后的分量量出来了。TMR 对寄存器类状态保护效果明确，LP 路径的非三模部分虽然仍会出现异常，但在 HL-LHC 的设计读出规模下，其损失率被压到极低。对于条形探测器这种要长期稳定工作的系统来说，这个结果足以为后续集成和上线提供强证据。

后续如果继续推进，几个方向会比较关键。第一，是把芯片间差异再摸清楚，尤其是像 ASLP 这种在不同样本之间表现不完全一致的路径，最好能追到版图、工艺或时序层面的原因。第二，是把束流测试和系统级仿真结合得更紧，避免“单芯片很稳，板级组合时出幺蛾子”。第三，则是继续关注长期运行中的累计老化效应，因为 HL-LHC 不是打一场就结束，而是要连着跑很多年。

如果把这篇论文放在工程落地视角看，它属于那种“没有花里胡哨，但每一页都在替系统省心”的工作。高能物理里很多关键芯片都这样：平时存在感不强，一旦出问题，整个实验的数据链路就会跟着抖。能把这种核心器件的辐射风险压低，才是真正意义上的基础设施升级。

龙迷三问

下面是龙哥对于大家可能的一些问题的解答：

这篇论文到底解决了什么问题？它解决的是 HCCStar 在 HL-LHC 高辐射环境里是否足够可靠的问题。论文不是只看设计图，而是用质子束测试把单粒子翻转、瞬态和读出损失都测出来了，结论是三模冗余确实能显著降低风险。

CBFs、ASIR、ASLP 分别是什么意思？CBFs 是 Corrected Bit Flips，指被 TMR 检测并纠正的比特翻转；ASIR 是 Actual SEEs in Registers，指寄存器中真正观测到的单粒子效应；ASLP 是 Actual SEEs in Low Priority path，指低优先级读出路径上的实际单粒子事件。

为什么论文里要把 95% 上限也算进去？因为有些条件下观测到的事件数很少，甚至是 0。零观测不代表真实概率就是 0，所以需要用 Poisson 统计给出一个保守上界，避免把“没看到”误判成“绝对不会发生”。

如果你还有哪些想要了解的，欢迎在评论区留言或者讨论~

龙哥点评

论文创新性分数：★★★☆☆

思路本身不是全新概念，核心是把成熟的三模冗余用在关键 ASIC 上，并通过实测把效果量化清楚。真正的价值在于“设计+验证”闭环做得扎实。

实验合理度：★★★★☆

采用不同能量质子束、同时比较开启/关闭 TMR、再用保守上限外推到运行场景，整体设计比较严谨。唯一小瑕疵是芯片间差异仍然明显，说明样本量和系统层验证还能继续补强。

学术研究价值：★★★★☆

对 HL-LHC 这种超高辐射场景，可靠性数据本身就很值钱。它不仅服务于 ATLAS ITk，也给其他高辐射电子学设计提供了可复用的评估框架。

稳定性：★★★★☆

TMR 对寄存器保护很稳，但 LP 路径仍有少量非零事件，说明不是“全链路免疫”。工程上已经很可用，但仍需要配合系统级容错。

适应性以及泛化能力：★★★☆☆

方法对高辐射 ASIC 很适用，但它主要面向粒子物理探测器这种特殊场景，泛化到普通消费电子并不直接。

硬件需求及成本：★★☆☆☆

TMR 的代价是面积、功耗和设计复杂度上升；在高能物理里能接受，但放到对成本敏感的场景就没那么轻松。

复现难度：★★☆☆☆

辐照实验需要束线、探测、板卡和专业环境，代码不是最大门槛，资源门槛才是。

产品化成熟度：★★★☆☆

在 HL-LHC 这类特定应用里已经接近可部署，但若要大规模推广，还需要更系统的长期可靠性验证。

可能的问题：结果很扎实，但主要验证集中在质子束和单芯片层面，系统级边界条件、批次差异与长期老化仍需继续补实验。

主要参考文献

[1] ATLAS Collaboration. The ATLAS experiment at the CERN large hadron collider. JINST 3 (2008) S08003.

[2] Dandoy, J. R., et al. Irradiation testing of ASICs for the HL-LHC ATLAS ITk Strip Detector. JINST 18 (2023) C02044.

[5] ATLAS Collaboration. Technical design report for the ATLAS inner tracker strip detector. PUBDB-2017-09975, 2017.

[12] Liu Y, Jing H, Huang L, et al. Physical design of the APEP beam line at CSNS. NIM A 1042 (2022) 167431.

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