台大&哈佛最新STG：LLM写Verilog测试平台，比迭代法快720倍，还除掉了经典benchmark
LLM生成的Verilog代码质量再高，最后还得靠验证来把关。往小了说是洗数据，往大了说是测试时搜索的命门。今天这篇台大和哈佛的STG，直接把测试平台生成从“玄学”变成了确定性程序，不仅快得离谱，还顺手揪出了经典benchmark里藏了多年的bug。
标签：硬件描述语言
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